Тактовые частоты Поле OUT используется, чтобы выбрать диапазон выходных частот PLL. Поле MUL задаёт множитель PLL. Этот параметр может программироваться значением, лежащим между 0 и 2047. Если MUL сброшен в 0, система PLL будет выключена, в ином случае выходная частота PLL формируется как входная, умноженная на (MUL + 1).

Поле PLLCOUNT определяет количество медленных тактовых циклов до установки бита LOCK в регистр PMC_SR после того, как будет произведена запись в регистр CKGR_PLLR. Как только производится запись в регистр CKGR_PLLR, пользователь должен ожидать установки бита LOCK в регистре PMC_SR.

Это ожидание заключается в периодическом опросе регистра состояния или в ожидании прерывания, генерируемого по положительному перепаду, если связанное с LOCK прерывание было разрешено в регистре PMC_IER. Все параметры в регистре CKGR_PLLR могут программироваться в одной операции записи. Если на некоторой стадии один из параметров MUL или DIV модифицируется, то бит LOCK автоматически будет сброшен, указывая на неготовность PLL.

Когда петля обратной связи PLL замкнётся, бит LOCK автоматически снова установится. Пользователю необходимо дождаться установки бита LOCK до того, как выход PLL будет использован для тактирования. Поле USBDIV используется для управления дополнительным делителем 1, 2 или 4, который генерирует тактовую частоту (частоты) USB.

Пример программного кода: write_register (CKGR_PLLR, 0x00040805). В приведённом примере если PLL и делитель разрешены, то входная частота PLL является основной тактовой частотой. Выходная частота PLL равна входной частоте PLL, умноженной на 5. После однократной записи в регистр CKGR_PLLR бит LOCK установится по истечении восьми медленных тактовых циклов.

Выбор задающей частоты и тактовой частоты процессора. Задающая частота и тактовая частота процессора могут конфигурироваться через регистр PMC_MCKR. Поле CSS этого регистра используется для выбора источника делителя задающей частоты. По умолчанию выбранный источник тактирования - медленные тактовые импульсы.